至于浮点数，那这个情况就更加恶劣了。
这就是DJS-59的弱点，也是早期大部分通用CPU的弱点，高级一点的数学运算它是不行的。
但是对于信号处理来说，乘法算是基本运算，也是使用最多的运算。
这就是通用CPU用到信号处理上非常羸弱的原因，算不过来，娘胎里的毛病。
但是高振东的下一步，一切的一切，最终目标都基本上直指雷达，靠DJS-60D，哪怕是IC化了，也一样是个弱鸡，不够好。
所以高振东就琢磨着自己做一个硬件乘法器，而且目标直指单周期浮点硬件乘法器，赞美互联网，赞美导师，前世这东西，他是在VHDL上面实现过的，对于其结构，清楚得很。
VHDL，硬件描述语言，在CPLD/FPGA上的IC设计语言之一，能够直接设计IC硬件结构。
虽然VHDL的最终结果是基于逻辑单元的，和用晶体管或者逻辑门直接搭的连接有区别，可是其依据的算法，高振东却是门儿清，还是能换得过来的。
之所以这个乘法器的电路板这么大个，这就是原因，要只是一个加法器实现的硬件乘法器，那就在DJS-60D里面增加就好了，成本面积增加都不多，但是相应的，性能增加也就不多，这个事情要做，但是对于高振东的需求来说，还不够！
而高振东搞这个，算是一个16位浮点数的单周期硬件乘法器，绝对绝对的遥遥领先。
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